在首次設(shè)想將可編程性嵌入ASIC設(shè)備的概念幾十年后，許多行業(yè)趨勢已經(jīng)融合，最終使其在經(jīng)濟(jì)上可行。在供應(yīng)方面，最根本的趨勢是掩模成本隨著每一代半導(dǎo)體工藝技術(shù)的發(fā)展而急劇上升，而晶體管(以及柵極)的成本則繼續(xù)下降。在需求方面，物聯(lián)網(wǎng)市場的出現(xiàn)及其相關(guān)的碎片化應(yīng)用空間以及低成本和低功耗要求，催生了對(duì)具有低單位成本和低功耗的高度靈活的設(shè)備的需求。這種需求已通過使用嵌入式開發(fā)處理器得到部分滿足，但其功耗與性能的權(quán)衡使其成為物聯(lián)網(wǎng)邊緣應(yīng)用的不太理想的解決方案。讓我們更詳細(xì)地看一下這些趨勢中的每一個(gè)。
幾十年前，F(xiàn)PGA 門形式的可編程性對(duì)于 SoC 應(yīng)用來說非常昂貴。
可靠的行業(yè)估計(jì)是，早期可編程門的成本是同等水平的“硬連線”ASIC 門的 50 倍。
同時(shí)，ASIC掩模成本比現(xiàn)在低了幾個(gè)數(shù)量級(jí)(幾萬美元而不是幾千萬美元)，使得掩模旋轉(zhuǎn)的成本并不太可怕。
再加上早期可編程技術(shù)通常具有獨(dú)特(因此昂貴)的處理要求，并且總成本/收益分析總是顯示向 ASIC 添加可編程邏輯的顯著劣勢。
過去十年左右的消費(fèi)半導(dǎo)體市場主要由高度標(biāo)準(zhǔn)化的移動(dòng)設(shè)備(如平板電腦和智能手機(jī))驅(qū)動(dòng)。這些設(shè)備通常共享具有通用架構(gòu)的通用平臺(tái)，因此不需要為其提供服務(wù)的
SoC
具有高度的靈活性。物聯(lián)網(wǎng)作為消費(fèi)電子產(chǎn)品的下一波增長浪潮的出現(xiàn)，伴隨著對(duì)更高設(shè)備靈活性的需求，因?yàn)檫@些應(yīng)用更加分散且難以預(yù)測，他們還要求嵌入式開發(fā)設(shè)備具有較低的單位成本和功耗水平。沒有人愿意花太多的錢，也沒有人愿意為肯定會(huì)占據(jù)我們共同未來的物聯(lián)網(wǎng)設(shè)備群不斷更換電池。
可以說，SOC的“靈活性”問題在很大程度上已經(jīng)通過嵌入式處理器解決了。這種方法確實(shí)創(chuàng)造了極其靈活的設(shè)備，具有軟件可編程的高度理想屬性。然而，不幸的是，如果可能的話，處理器的功耗可能是基于硬件的解決方案的五到十倍。對(duì)于大多數(shù)物聯(lián)網(wǎng)應(yīng)用來說，高功耗是一個(gè)大問題，尤其是那些處于網(wǎng)絡(luò)邊緣的應(yīng)用。
邏輯解決方案是嵌入式FPGA(eFPGA)技術(shù)。可編程邏輯晶體管和門的成本已經(jīng)下降到可以將它們添加到SoC中而不需要顯著增加芯片尺寸的程度。事實(shí)上，pad限制設(shè)備可以有效地免費(fèi)獲得它們。具有硬件可編程性使嵌入式開發(fā)人員能夠滿足廣泛的物聯(lián)網(wǎng)應(yīng)用需求，而無需為每個(gè)應(yīng)用程序創(chuàng)建單獨(dú)的設(shè)備。它還允許設(shè)計(jì)解決以前需要處理器(或更大的處理器)的問題，同時(shí)降低功耗，甚至可能提高性能。新興和/或快速發(fā)展的市場需求可以很容易地得到滿足，因此無需預(yù)測設(shè)備的功能需求，而設(shè)備只能每隔幾年進(jìn)行一次經(jīng)濟(jì)迭代。
